PCIe 7.0 officielt udkast lander og fordobler båndbredden igen

PCIe 7.0 officielt udkast lander og fordobler båndbredden igen

Tidsstempel: 3. april 2024 kl. 6
Det officielle PCIe 7.0-udkast lander og fordobler båndbredden endnu en gang PlatoBlockchain Data Intelligence. Lodret søgning. Ai.

Analyse PCIe 7.0-specifikationen er på vej til udgivelse næste år, og for mange AI-chiphandlere, der forsøger at skubbe grænserne for netværksstoffer og acceleratormasker, kan den ikke komme hurtigt nok.

Tirsdag PCI SIG-konsortiet, der styrer grænsefladens udvikling udsendes version 0.5 af PCIe 7.0, og hyldede det som det officielle første udkast til specifikationen. Planen kræver 128GT/s pr. bane af rå gennemløb, hvilket fortsætter den generationsmæssige fordobling, som vi er kommet til at forvente fra standarden for perifere komponentforbindelser.

Denne højere ydeevne vil muliggøre op til 512 GB/s tovejs båndbredde fra et x16 slot. Det er sammenlignet med de 256 GB/s, som PCIe 6.0-enheder vil være i stand til at skubbe, når de begynder at komme på markedet senere i år.

Andre forbedringer, der følger med PCIe 7.0, omfatter optimeringer for strømeffektivitet, latens og rækkevidde. Det tredje punkt er vigtigt, fordi efterhånden som båndbreddekapaciteten øges, bliver afstanden, signalerne kan rejse, kortere. Retimere kan bruges til at rydde op og forlænge signalet, men de tilføjer latency. Det er derfor, vi har en tendens til at se mindst én retimer pr. accelerator på moderne GPU-systemer.

Når det er sagt, er den virkelige fordel ved PCIe 7.0-specifikationen stadig båndbredden. Mens applikationsprocessorer, der understøtter PCIe 6.0, ikke engang er kommet på markedet, skubber AI-udstyrsleverandører allerede grænserne for den nuværende spec. Et PCIe 6.0 x16 slot giver lige nok båndbredde til at understøtte et enkelt 800 Gb/s NIC.

Dette er et problem for AI hardware slingers, der forsøger at skalere deres systemer hurtigere. Intel, for eksempel, omgået hele dette problem ved at bage Ethernet-netværk direkte ind i sin Gaudi acceleratorer. Disse forbindelser bruges til både chip-til-chip- og node-to-node-kommunikation.

Nvidia har i mellemtiden taget fat på at pakke PCIe-switche i sine NIC'er for at overvinde flaskehalse og banebegrænsninger på moderne CPU-chipsæt. Vi får at vide dets seneste ConnectX-8-kort introduceret på GTC sidste måned vil byde på mere end 32 baner af PCIe 6.0. Dette blev gjort for at forhindre systemprocessorer, som har et begrænset antal PCIe-baner og endnu ikke understøtter PCIe 6.0, i at forhindre flaskehalskommunikation mellem GPU'en og resten af ​​netværket.

Nvidia stopper dog ikke ved 800G. Det introduktion af 200G Serializer/Deserializere i slutningen af ​​2023 åbnede døren til 102.4Tb/s switches, der understøtter 1.6Tb/s porte. Nvidias køreplan planlægger udgivelsen af ​​netværksudstyr, der er i stand til disse 1TE-plus hastigheder ved hjælp af 200G SerDes begyndende i 2025. Men at udnytte dem vil kræve hurtigere NIC'er med mere PCIe-båndbredde.

PCIe 7.0 ville gøre tricket, men hvis PCIe 6.0-rampen fortæller os noget, kommer den muligvis ikke i tide. Det er to år siden, at PCIe 6.0-specifikationen blev færdiggjort, og vi er først nu begyndt at se produkter drage fordel af det. Dette tyder på, at det kan være 2027, før det første PCIe 7.0-kit kommer på markedet i volumen, forudsat at specifikationen er officielt udstedt i 2025 som forventet.

Selvom det ser ud til, at PCIe 7.0 ikke kommer i tide til Nvidias formål, vil det åbne døren til nogle af Compute Express Links (CXL) mere interessante applikationer.

Det cache-sammenhængende interconnect tech ankom med AMD's 4. generation Epyc og Intels Sapphire Rapids-platforme i slutningen af ​​2022 og begyndelsen af ​​2023. Indtil videre har det stort set været begrænset til hukommelsesudvidelsesmoduler fra Samsung, Astera Labs og Micron.

Disse moduler gør det muligt at tilføje yderligere DDR-hukommelse via en PCIe-slot, som CXL-protokollen piggybacks over. Disse moduler påtager sig nogenlunde det, der svarer til et NUMA-hop, men den større begrænsning har at gøre med hukommelsesbåndbredde. Kun et PCIe 5.0 x16 slot tilfører derimod nok båndbredde til omkring to baner med 5,600MT/s DDR5-hukommelse.

Det er dog ikke CXLs eneste festtrick. CXL 2.0 tilføjer understøttelse af skift. En anvendelse af dette ville være en hukommelsesenhed, der betjener flere værter, ligesom en netværkstilsluttet lagerserver til DDR. CXL 3.0-kompatible systemer tilføjer i mellemtiden understøttelse af switch-strukturer, som skulle gøre det muligt for eksterne enheder at kommunikere med hinanden uden værtsprocessorens involvering.

Alle disse funktioner vil have stor gavn af PCIe 7.0's højere båndbredde. Når det er sagt, vil CXL 3.0 og PCIe 7.0 ikke være nok til at erstatte sammenkoblingsstoffer som Nvidias NVLink eller AMDs Infinity Fabric, som er i stand til henholdsvis 1.8 TB/s og 896 GB/s, når som helst snart.

Til det bliver PCI SIG nødt til at gøre mere end blot at fordoble specifikationens gen-på-gen-båndbredde hvert tredje år. I mellemtiden presser siliciumfotonik-startups som Lightmatter, Celestial og Ayar Labs alternative midler af sammenkobling af periferiudstyr og chiplets ved hjælp af lys i en søgen efter stadig mere hastighed. ®

Tidsstempel:

Mere fra Registret