Oficjalny projekt PCIe 7.0 pojawia się, ponownie podwajając przepustowość

Oficjalny projekt PCIe 7.0 pojawia się, ponownie podwajając przepustowość

Znacznik czasu: 3 kwietnia 2024 6:29
Pojawia się oficjalny projekt PCIe 7.0, który po raz kolejny podwaja przepustowość PlatoBlockchain Data Intelligence. Wyszukiwanie pionowe. AI.

Analiza Specyfikacja PCIe 7.0 ma zostać udostępniona w przyszłym roku, a dla wielu sprzedawców chipów AI próbujących przesuwać granice sieci szkieletowych i siatek akceleratorów nie może ona pojawić się wystarczająco szybko.

We wtorek konsorcjum PCI SIG kierujące rozwojem interfejsu wydany wersja 0.5 PCIe 7.0 oraz powitał to jako oficjalny pierwszy projekt specyfikacji. Plan przewiduje 128 GT/s na linię pierwotnej przepustowości, co stanowi kontynuację podwojenia generacji, jakiego oczekujemy od standardu wzajemnych połączeń komponentów peryferyjnych.

Ta wyższa wydajność umożliwi przepustowość dwukierunkową do 512 GB/s z gniazda x16. To w porównaniu z szybkością 256 GB/s, jaką będą w stanie zapewnić urządzenia PCIe 6.0, gdy zaczną pojawiać się na rynku jeszcze w tym roku.

Inne ulepszenia wprowadzone w PCIe 7.0 obejmują optymalizację wydajności energetycznej, opóźnień i zasięgu. Trzeci punkt jest ważny, ponieważ wraz ze wzrostem przepustowości odległość, jaką mogą pokonać sygnały, staje się krótsza. Retimerów można używać do czyszczenia i przedłużania sygnału, ale zwiększają one opóźnienie. Dlatego w nowoczesnych układach GPU zwykle występuje co najmniej jeden retimer na akcelerator.

Mając to na uwadze, prawdziwą zaletą specyfikacji PCIe 7.0 jest nadal przepustowość. Chociaż procesory aplikacji obsługujące PCIe 6.0 jeszcze nie trafiły na rynek, dostawcy sprzętu AI już przesuwają granice obecnej specyfikacji. Gniazdo PCIe 6.0 x16 zapewnia przepustowość wystarczającą do obsługi pojedynczej karty sieciowej 800 Gb/s.

Jest to problem dla producentów sprzętu AI, którzy próbują szybciej skalować swoje systemy. Na przykład Intel ominął cały ten problem, włączając bezpośrednio sieć Ethernet Gaudi akceleratory. Połączenia te są używane zarówno w komunikacji chip-chip, jak i węzeł-węzeł.

W międzyczasie Nvidia zaczęła instalować przełączniki PCIe w swoich kartach sieciowych, aby przezwyciężyć wąskie gardła i ograniczenia pasa w nowoczesnych chipsetach procesorów. Powiedziano nam, że są to najnowsze karty ConnectX-8 wprowadzono w GTC w zeszłym miesiącu będzie zawierać ponad 32 linie PCIe 6.0. Zrobiono to, aby zapobiec tworzeniu się wąskich gardeł w komunikacji między procesorem graficznym a resztą sieci przez procesory systemowe, które mają ograniczoną liczbę linii PCIe i nie obsługują jeszcze PCIe 6.0.

Jednak Nvidia nie poprzestaje na 800G. The wprowadzenie serializatorów/deserializatorów 200G pod koniec 2023 r. otworzyło drzwi dla przełączników 102.4 Tb/s obsługujących porty 1.6 Tb/s. Nvidii mapa drogowa planuje wypuszczenie sprzętu sieciowego zdolnego do osiągania prędkości powyżej 1TE przy użyciu SerDes 200G począwszy od 2025 r. Jednak korzystanie z nich będzie wymagało szybszych kart sieciowych i większej przepustowości PCIe.

PCIe 7.0 załatwiłoby sprawę, ale jeśli rampa PCIe 6.0 powie nam cokolwiek, może nie dotrzeć na czas. Minęły dwa lata od sfinalizowania specyfikacji PCIe 6.0 i dopiero teraz zaczynamy widzieć, jak produkty z niej korzystają. Sugeruje to, że może minąć rok 2027, zanim pierwszy zestaw PCIe 7.0 trafi na rynek w dużych ilościach, zakładając, że specyfikacja jest oficjalnie znana. wydane zgodnie z oczekiwaniami w 2025 r.

Choć wygląda na to, że PCIe 7.0 nie pojawi się na czas dla celów Nvidii, otworzy drzwi do niektórych bardziej interesujących aplikacji Compute Express Link (CXL).

Spójność pamięci podręcznej połączyć się technologia pojawiła się wraz z platformami AMD Epyc czwartej generacji i Sapphire Rapids firmy Intel pod koniec 4 i na początku 2022 roku. Jak dotąd ograniczała się głównie do modułów rozszerzeń pamięci firm Samsung, Astera Labs i Micron.

Moduły te umożliwiają dodanie dodatkowej pamięci DDR poprzez gniazdo PCIe, do którego podłączony jest protokół CXL. Moduły te ponoszą mniej więcej odpowiednik przeskoku NUMA, ale większe ograniczenie ma związek z przepustowością pamięci. Tylko gniazdo PCIe 5.0 x16 oferuje przepustowość wystarczająca dla około dwóch linii pamięci DDR5,600 o szybkości 5 MT/s.

Jednak to nie jedyna imprezowa sztuczka CXL. CXL 2.0 dodaje obsługę przełączania. Jednym z zastosowań tego byłoby urządzenie pamięci obsługujące wiele hostów, coś w rodzaju sieciowego serwera pamięci masowej dla DDR. Tymczasem systemy kompatybilne z CXL 3.0 dodają obsługę struktur przełączników, co powinno umożliwić urządzeniom peryferyjnym komunikację między sobą bez angażowania procesora głównego.

Wszystkie te funkcje w dużym stopniu skorzystają na większej przepustowości PCIe 7.0. To powiedziawszy, CXL 3.0 i PCIe 7.0 nie wystarczą, aby w najbliższym czasie zastąpić struktury połączeń wzajemnych, takie jak NVLink firmy Nvidia lub Infinity Fabric firmy AMD, które zapewniają odpowiednio 1.8 TB/s i 896 GB/s.

W tym celu PCI SIG będzie musiał zrobić więcej niż tylko podwoić przepustowość generacji na generację co trzy lata. W międzyczasie start-upy zajmujące się fotoniką krzemową, takie jak Lightmatter, Celestial i Ayar Labs, naciskają środki alternatywne łączenia urządzeń peryferyjnych i chipletów wykorzystujących światło w poszukiwaniu coraz większej szybkości. ®

Znak czasu:

Więcej z Rejestr