Llega el borrador oficial de PCIe 7.0, duplicando el ancho de banda una vez más

Llega el borrador oficial de PCIe 7.0, duplicando el ancho de banda una vez más

Marca de tiempo: 3 de abril de 2024 6:29 p.m.
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ECONOMÉTRICOS La especificación PCIe 7.0 está en camino de lanzarse el próximo año y, para muchos vendedores ambulantes de chips de IA que intentan superar los límites de las estructuras de red y las mallas de acelerador, no puede llegar lo suficientemente pronto.

El martes el consorcio PCI SIG que lidera el desarrollo de la interfaz emitido versión 0.5 de PCIe 7.0, y lo saludó como el primer borrador oficial de la especificación. El plan exige 128 GT/s por carril de rendimiento bruto, continuando con la duplicación generacional que esperamos del estándar de interconexión de componentes periféricos.

Este mayor rendimiento permitirá hasta 512 GB/s de ancho de banda bidireccional desde una ranura x16. Eso se compara con los 256 GB/s que los dispositivos PCIe 6.0 serán capaces de alcanzar cuando comiencen a llegar al mercado a finales de este año.

Otras mejoras que vienen con PCIe 7.0 incluyen optimizaciones de eficiencia energética, latencia y alcance. El tercer punto es importante porque a medida que aumenta la capacidad del ancho de banda, la distancia que pueden recorrer las señales se acorta. Se pueden usar retemporizadores para limpiar y extender la señal, pero agregan latencia. Es por eso que tendemos a ver al menos un temporizador por acelerador en los sistemas GPU modernos.

Dicho esto, la verdadera ventaja de la especificación PCIe 7.0 sigue siendo el ancho de banda. Si bien los procesadores de aplicaciones que admiten PCIe 6.0 ni siquiera han llegado al mercado, los proveedores de equipos de IA ya están superando los límites de las especificaciones actuales. Una ranura PCIe 6.0 x16 proporciona suficiente ancho de banda para admitir una única NIC de 800 Gb/s.

Este es un problema para los creadores de hardware de IA que intentan escalar sus sistemas más rápido. Intel, por ejemplo, evitó todo este problema integrando la red Ethernet directamente en su Gaudí aceleradores. Estas conexiones se utilizan tanto para comunicaciones de chip a chip como de nodo a nodo.

Mientras tanto, Nvidia ha optado por incluir conmutadores PCIe en sus NIC para superar los cuellos de botella y las limitaciones de carril en los conjuntos de chips de CPU modernos. Nos cuentan sus últimas tarjetas ConnectX-8 Introducido En GTC el mes pasado contará con más de 32 carriles de PCIe 6.0. Esto se hizo para evitar que los procesadores del sistema, que tienen un número limitado de carriles PCIe y aún no admiten PCIe 6.0, obstaculicen las comunicaciones entre la GPU y el resto de la red.

Sin embargo, Nvidia no se detiene en 800G. El introducción de serializadores/deserializadores 200G a finales de 2023 abrió la puerta a conmutadores de 102.4 Tb/s que admiten puertos de 1.6 Tb/s. Nvidia hoja de ruta planea el lanzamiento de equipos de red capaces de estas velocidades 1TE+ utilizando SerDes de 200G a partir de 2025. Sin embargo, aprovecharlas requerirá NIC más rápidas con más ancho de banda PCIe.

PCIe 7.0 funcionaría, pero si la rampa PCIe 6.0 nos dice algo, es posible que no llegue a tiempo. Han pasado dos años desde que se finalizó la especificación PCIe 6.0 y recién ahora estamos comenzando a ver productos que la aprovechan. Esto sugiere que podría ser hasta 2027 antes de que el primer kit PCIe 7.0 llegue al mercado en volumen, suponiendo que la especificación sea oficial. emitido en 2025 como se esperaba.

Si bien parece que PCIe 7.0 no llegará a tiempo para los propósitos de Nvidia, abrirá la puerta a algunas de las aplicaciones más interesantes de Compute Express Link (CXL).

El cache-coherente interconectarse La tecnología llegó con las plataformas Epyc de cuarta generación de AMD y Sapphire Rapids de Intel a finales de 4 y principios de 2022. Hasta ahora se ha limitado en gran medida a módulos de expansión de memoria de Samsung, Astera Labs y Micron.

Estos módulos permiten agregar memoria DDR adicional a través de una ranura PCIe, sobre la cual se acopla el protocolo CXL. Estos módulos incurren aproximadamente en el equivalente a un salto NUMA, pero la mayor limitación tiene que ver con el ancho de banda de la memoria. Solo una ranura PCIe 5.0 x16 ofrece suficiente ancho de banda para aproximadamente dos carriles de memoria DDR5,600 de 5MT/s.

Sin embargo, ese no es el único truco de fiesta de CXL. CXL 2.0 agrega soporte para conmutación. Una aplicación de esto sería un dispositivo de memoria que sirva a múltiples hosts, algo así como un servidor de almacenamiento conectado a la red para DDR. Mientras tanto, los sistemas compatibles con CXL 3.0 agregan soporte para estructuras de conmutación, lo que debería permitir que los periféricos se comuniquen entre sí sin la participación del procesador host.

Todas estas características se beneficiarán enormemente del mayor ancho de banda de PCIe 7.0. Dicho esto, CXL 3.0 y PCIe 7.0 no serán suficientes para reemplazar las estructuras de interconexión como NVLink de Nvidia o Infinity Fabric de AMD, que son capaces de 1.8 TB/s y 896 GB/s respectivamente, en el corto plazo.

Para eso, PCI SIG tendrá que hacer más que duplicar el ancho de banda de generación en generación de la especificación cada tres años. Mientras tanto, las nuevas empresas de fotónica de silicio como Lightmatter, Celestial y Ayar Labs están impulsando significados alternativos de interconectar periféricos y chiplets utilizando la luz en una búsqueda de velocidad cada vez mayor. ®

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