Le projet officiel de PCIe 7.0 arrive, doublant encore une fois la bande passante

Le projet officiel de PCIe 7.0 arrive, doublant encore une fois la bande passante

Horodatage: 3 avril 2024 6h29
Le projet officiel de PCIe 7.0 arrive, doublant encore une fois la bande passante de PlatoBlockchain Data Intelligence. Recherche verticale. Aï.

Analyse La spécification PCIe 7.0 est sur le point d'être publiée l'année prochaine et, pour de nombreux vendeurs de puces IA qui tentent de repousser les limites des structures réseau et des maillages d'accélérateurs, elle ne peut pas arriver assez tôt.

Mardi, le consortium PCI SIG qui pilote le développement de l'interface émis version 0.5 de PCIe 7.0, et je l'ai salué comme première ébauche officielle du cahier des charges. Le plan prévoit 128 GT/s par voie de débit brut, poursuivant ainsi le doublement générationnel que nous attendons de la norme d'interconnexion des composants périphériques.

Ces performances plus élevées permettront jusqu’à 512 Go/s de bande passante bidirectionnelle à partir d’un emplacement x16. C'est à comparer aux 256 Go/s que les appareils PCIe 6.0 seront capables de pousser lorsqu'ils commenceront à arriver sur le marché plus tard cette année.

D'autres améliorations apportées à PCIe 7.0 incluent des optimisations pour l'efficacité énergétique, la latence et la portée. Le troisième point est important car à mesure que la capacité de la bande passante augmente, la distance que les signaux peuvent parcourir devient plus courte. Les retimers peuvent être utilisés pour nettoyer et étendre le signal, mais ils ajoutent de la latence. C'est pourquoi nous avons tendance à voir au moins un retimer par accélérateur sur les systèmes GPU modernes.

Cela dit, le véritable avantage de la spécification PCIe 7.0 reste la bande passante. Alors que les processeurs d'application prenant en charge PCIe 6.0 ne sont même pas arrivés sur le marché, les fournisseurs d'équipements d'IA repoussent déjà les limites des spécifications actuelles. Un emplacement PCIe 6.0 x16 fournit juste assez de bande passante pour prendre en charge une seule carte réseau de 800 Gbit/s.

C’est un problème pour les lanceurs de matériel d’IA qui tentent de faire évoluer leurs systèmes plus rapidement. Intel, par exemple, a contourné tout ce problème en intégrant le réseau Ethernet directement dans son Gaudi accélérateurs. Ces connexions sont utilisées à la fois pour les communications de puce à puce et de nœud à nœud.

Nvidia, quant à lui, a décidé d'intégrer des commutateurs PCIe dans ses cartes réseau pour surmonter les goulots d'étranglement et les limitations de voies sur les chipsets CPU modernes. On nous parle de ses dernières cartes ConnectX-8 introduit au GTC le mois dernier, il y aura plus de 32 voies PCIe 6.0. Cela a été fait pour empêcher les processeurs système, qui disposent d'un nombre limité de voies PCIe et ne prennent pas encore en charge PCIe 6.0, de gêner les communications entre le GPU et le reste du réseau.

Cependant, Nvidia ne s'arrête pas aux 800G. Le introduction des sérialiseurs/désérialiseurs 200G fin 2023 ont ouvert la porte à des commutateurs 102.4 Tb/s prenant en charge des ports 1.6 Tb/s. de Nvidia feuille de route prévoit la sortie d'équipements réseau capables de ces vitesses 1TE+ utilisant des SerDes 200G à partir de 2025. Cependant, pour en tirer parti, il faudra des cartes réseau plus rapides avec plus de bande passante PCIe.

PCIe 7.0 ferait l'affaire, mais si la rampe PCIe 6.0 nous dit quelque chose, elle pourrait ne pas arriver à temps. Cela fait deux ans que la spécification PCIe 6.0 a été finalisée et nous commençons seulement maintenant à voir des produits en profiter. Cela suggère qu'il faudra peut-être attendre 2027 avant que le premier kit PCIe 7.0 n'arrive sur le marché en volume, en supposant que la spécification soit officiellement émis en 2025 comme prévu.

Bien qu'il semble que PCIe 7.0 n'arrivera pas à temps pour les besoins de Nvidia, il ouvrira la porte à certaines des applications les plus intéressantes de Compute Express Link (CXL).

Le cache-cohérent interconnecter La technologie est arrivée avec les plates-formes Epyc de 4e génération d'AMD et Sapphire Rapids d'Intel fin 2022 et début 2023. Jusqu'à présent, elle s'est largement limitée aux modules d'extension de mémoire de Samsung, Astera Labs et Micron.

Ces modules permettent d'ajouter de la mémoire DDR supplémentaire via un slot PCIe, sur lequel se superpose le protocole CXL. Ces modules nécessitent à peu près l'équivalent d'un saut NUMA, mais la plus grande limitation concerne la bande passante mémoire. Un emplacement PCIe 5.0 x16 uniquement . suffisamment de bande passante pour environ deux voies de mémoire DDR5,600 à 5 XNUMX MT/s.

Cependant, ce n’est pas le seul truc de fête de CXL. CXL 2.0 ajoute la prise en charge de la commutation. Une application de ceci serait une appliance de mémoire servant plusieurs hôtes, un peu comme un serveur de stockage en réseau pour la DDR. Les systèmes compatibles CXL 3.0 ajoutent quant à eux la prise en charge des structures de commutation, ce qui devrait permettre aux périphériques de communiquer entre eux sans l'intervention du processeur hôte.

Toutes ces fonctionnalités bénéficieront grandement de la bande passante plus élevée de PCIe 7.0. Cela dit, CXL 3.0 et PCIe 7.0 ne suffiront pas de sitôt à remplacer les structures d'interconnexion telles que le NVLink de Nvidia ou l'Infinity Fabric d'AMD, capables respectivement de 1.8 To/s et 896 Go/s.

Pour cela, PCI SIG devra faire plus que simplement doubler la bande passante génération après génération de la spécification tous les trois ans. Entre-temps, les startups de photonique sur silicium telles que Lightmatter, Celestial et Ayar Labs poussent des moyens alternatifs de périphériques et chiplets interconnectés utilisant la lumière dans une quête de toujours plus de vitesse. ®

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