Draf resmi PCIe 7.0 mendarat, menggandakan bandwidth lagi

Draf resmi PCIe 7.0 mendarat, menggandakan bandwidth lagi

Stempel Waktu: 3 April 2024 6
Draf resmi PCIe 7.0 mendarat, menggandakan bandwidth lagi PlatoBlockchain Data Intelligence. Pencarian Vertikal. Ai.

Analisis Spesifikasi PCIe 7.0 diperkirakan akan dirilis tahun depan dan, bagi banyak penjaja chip AI yang mencoba melampaui batas struktur jaringan dan jaringan akselerator, spesifikasi ini tidak akan hadir dalam waktu dekat.

Pada hari Selasa konsorsium PCI SIG yang mengarahkan pengembangan antarmuka dipancarkan versi 0.5 dari PCIe 7.0, dan memujinya sebagai rancangan resmi spesifikasi pertama. Cetak biru tersebut memerlukan throughput mentah sebesar 128GT/s per jalur, melanjutkan penggandaan generasi yang kami harapkan dari standar interkoneksi komponen periferal.

Performa yang lebih tinggi ini akan memungkinkan bandwidth dua arah hingga 512 GB/dtk dari slot x16. Angka tersebut dibandingkan dengan 256GB/s yang mampu dihasilkan oleh perangkat PCIe 6.0 ketika mulai memasuki pasar pada akhir tahun ini.

Peningkatan lain yang hadir dengan PCIe 7.0 mencakup optimalisasi efisiensi daya, latensi, dan jangkauan. Poin ketiga penting karena seiring dengan peningkatan kapasitas bandwidth, jarak yang dapat ditempuh sinyal menjadi lebih pendek. Retimer dapat digunakan untuk membersihkan dan memperpanjang sinyal, tetapi mereka menambah latensi. Inilah sebabnya kita cenderung melihat setidaknya satu retimer per akselerator pada sistem GPU modern.

Meskipun demikian, keunggulan sebenarnya dari spesifikasi PCIe 7.0 masih pada bandwidth. Meskipun prosesor aplikasi yang mendukung PCIe 6.0 belum memasuki pasar, vendor peralatan AI telah melampaui batas spesifikasi saat ini. Slot PCIe 6.0 x16 menyediakan bandwidth yang cukup untuk mendukung satu NIC 800 Gb/s.

Ini adalah masalah bagi pengguna perangkat keras AI yang mencoba meningkatkan skala sistem mereka lebih cepat. Intel, misalnya, mengatasi seluruh masalah ini dengan memasukkan jaringan Ethernet langsung ke dalamnya gaudi akselerator. Koneksi ini digunakan untuk komunikasi chip-to-chip dan node-to-node.

Nvidia, sementara itu, telah memasukkan switch PCIe ke dalam NIC-nya untuk mengatasi kemacetan dan keterbatasan jalur pada chipset CPU modern. Kami diberitahu kartu ConnectX-8 terbarunya diperkenalkan di GTC bulan lalu akan menampilkan lebih dari 32 jalur PCIe 6.0. Hal ini dilakukan untuk mencegah prosesor sistem, yang memiliki jumlah jalur PCIe terbatas dan belum mendukung PCIe 6.0, menghambat komunikasi antara GPU dan seluruh jaringan.

Namun, Nvidia tidak berhenti pada 800G. Itu pendahuluan Serializer/Deserializer 200G pada akhir tahun 2023 membuka pintu bagi switch 102.4Tb/s yang mendukung port 1.6Tb/s. milik Nvidia peta jalan berencana merilis peralatan jaringan yang mampu mencapai kecepatan 1TE-plus ini menggunakan SerDes 200G mulai tahun 2025. Namun, untuk memanfaatkannya akan memerlukan NIC yang lebih cepat dengan bandwidth PCIe yang lebih banyak.

PCIe 7.0 akan berhasil, tetapi jika jalur PCIe 6.0 memberi tahu kita sesuatu, hal itu mungkin tidak akan tiba tepat waktu. Sudah dua tahun sejak spesifikasi PCIe 6.0 diselesaikan dan kami baru mulai melihat produk memanfaatkannya. Hal ini menunjukkan bahwa mungkin pada tahun 2027 sebelum kit PCIe 7.0 pertama memasuki pasar dalam jumlah besar, dengan asumsi spesifikasinya resmi. dikeluarkan pada tahun 2025 seperti yang diperkirakan.

Meskipun tampaknya PCIe 7.0 tidak akan tiba tepat waktu untuk tujuan Nvidia, ini akan membuka pintu ke beberapa aplikasi Compute Express Link (CXL) yang lebih menarik.

Koheren cache interkoneksi teknologi hadir dengan platform Epyc Generasi ke-4 AMD dan platform Intel Sapphire Rapids pada akhir tahun 2022 dan awal tahun 2023. Sejauh ini sebagian besar terbatas pada modul ekspansi memori dari Samsung, Astera Labs, dan Micron.

Modul-modul ini memungkinkan memori DDR tambahan ditambahkan melalui slot PCIe, di mana protokol CXL mendukung. Modul-modul ini kira-kira setara dengan hop NUMA, namun batasan yang lebih besar berkaitan dengan bandwidth memori. Hanya slot PCIe 5.0 x16 penawaran bandwidth yang cukup untuk sekitar dua jalur memori DDR5,600 5MT/s.

Namun, itu bukan satu-satunya trik pesta CXL. CXL 2.0 menambahkan dukungan untuk peralihan. Salah satu penerapannya adalah alat memori yang melayani banyak host, seperti server penyimpanan yang terhubung ke jaringan untuk DDR. Sementara itu, sistem yang kompatibel dengan CXL 3.0 menambahkan dukungan untuk switch fabric, yang memungkinkan periferal berkomunikasi satu sama lain tanpa keterlibatan prosesor host.

Semua fitur ini akan mendapatkan keuntungan besar dari bandwidth PCIe 7.0 yang lebih tinggi. Meski begitu, CXL 3.0 dan PCIe 7.0 tidak akan cukup untuk menggantikan fabric interkoneksi seperti NVLink Nvidia atau Infinity Fabric AMD, yang masing-masing berkemampuan 1.8TB/dtk dan 896GB/dtk, dalam waktu dekat.

Untuk itu, PCI SIG harus melakukan lebih dari sekedar menggandakan bandwidth gen-on-gen setiap tiga tahun. Sementara itu, startup fotonik silikon seperti Lightmatter, Celestial, dan Ayar Labs sedang mendorongnya cara alternatif menghubungkan periferal dan chiplet menggunakan cahaya dalam upaya mencapai kecepatan lebih tinggi. ®

Stempel Waktu:

Lebih dari Pendaftaran